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14件の要素技術がヒットしました。
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Fan-Out/2.xD実装をささえる微細再配線RDL形成プロセス改善活動詳細を見る
近年注目されているFan-Outや2.xD構造のパッケージに用いられる再配線プロセスにおいて、微細配線層を形成して、絶縁膜等の評価が盛んに取り組まれている。当センターでは、L/Sが10μmから1μmレベルまでの評価TEGを各種揃えており、これらを用いた評価を行っている。 Platformの一覧 Platform:SI06XXを用いたプロセスの選択肢 SI1101:SAP:L/S=1/1μm以下へ SI0821作製プロセス 微細ビアPlatform(SI0801,02)の接続確認 SIPOS-TEG SI0821_01 SI0821の評価提案と実力検証 絶縁抵抗評価(bHAST)、ビア接続性評価(高温放置)が可能 まとめ SI0821でRDL向け絶縁樹脂の評価として、絶縁抵抗評価(bHAST)、ビア接続性評価(高温放置)が可能 L/S=2/2、1/1、0.7/0.7
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レーザー加工機 ビア加工の小径化詳細を見る
小径化の背景 非感光性材料もファイン化が進んでいるためビアの小径化が必要 レーザー加工機概要 小径化の手段 UVレーザーの径を調整するアパーチャを追加搭載 弊所レーザ加工機の特徴 CO2レーザーとUVレーザーが搭載された2軸の加工機 加工ビア径 CO2レーザー: Φ60～400 μm UV レーザー: Φ8～68 μm (＊Φ8～23μmは弊所特殊仕様) ビアメカニクス社製レーザー加工機 LUC-2K21 ビア加工状態 絶縁樹脂:15μm Cu上の樹脂厚:12μm AP/(μm) 49/(23) 52/(19) 55/(14) 57/(11) 59/(8) dTop (μm) 22.5 18.0 13.9 11.7 8.3 dBtm (μm) 13.5 12.8 8.3 7.0 3.7 まとめ アパーチャの小径化で小径ビアの加工が可能となったデスミアはWetの場合ビア径が大きく広がるためDryが好ましい 今後の展開 エポキシ系絶縁材料での加工性は確認できたが、PI等他の樹脂材料での加工性、デスミア性の検証を進めてゆく
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ノンボッシュシリコン加工詳細を見る
開発背景 シリコンの深溝加工には、通常ボッシュ方式が用いられる。これには下図のようなスキャロップ形状やデポ膜付着が発生する。これを防止するため２種のボッシュ方式以外での加工方法を検討した。 評価内容 ２種類のガス種により壁面形状と深溝加工の評価を行った。 SF6/C4F8ガス SF6/O2ガス 評価状況①：SF6/C4F8 グラフ・図のように、垂直な壁面形状ができるガス比を選択することができた。 ガス比依存性 SF6/C4F8ガス比と断面形状 評価状況②：SF6/O2 O2ガスでもグラフ・図のように、垂直な壁面形状ができるガス量を選択することができた。 O2ガス添加依存性 O2ガス量と断面形状 結論 どちらのガス種でも80μmまでの深溝加工ができた。
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MEMS向け特殊加工 【ヒサシ形状】詳細を見る
開発背景 MEMS向けに、特殊で微細なパターン形状の評価を行った。 評価内容 Cu/Si/SiO2の積層膜において、下図のようなヒサシ形状をSF6、CHF3、O2ガスを用いてドライエッチング装置で形成した。 目標とする形状図 事前評価 垂直方向にSiのエッチングが進行する。 SiO2膜がエッチングされないことから、Cu直下のSiに向かって横方向のエッチングが進行する。 結果・結論 Siへの横方向のエッチングの時間を最適化することで、目標の形状を得ることができた。
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固相拡散接合を用いたフリップチップ接合詳細を見る
シリコン・ガラスインターポーザーを用いた2.5D実装およびTSVを用いた3D高集積パッケージではバンプの微細化・ファインピッチ化が予測され、フリップチップ実装時のマイクロ接合では従来のはんだ等のバンプ材料だけでなく熱拡散を利用した銅、Auなどの直接接合も評価されている。福岡大学実装研究所・三次元半導体研究センターで評価を進めている部品内蔵用チップの電極形成技術を利用して作成した2.5/3D高集積パッケージに向けた超微細バンプ形成手法と固相拡散接合を用いたフリップチップ接合を紹介する。 マイクロバンプ形成・インターポーザー製造 Agバンプ固相拡散接合 メリット ファインピッチボンディング ボンディング後洗浄不要 大気中ボンディング デメリット 高圧力によるダメージ Bump、Padの高平坦性 セルフアライメント無し SIPOS-TEG IP03評価キット Ag/Cuバンプを使用した拡徹接合例 Ultra fine micro bump 拡散接合 今後の取組 接合温度の低温化 接合圧力の低圧化 デイジーチェーン構造の製造 信頼性試験、電気特性評価
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微細TSVのCu埋め込み性改善技術詳細を見る
背景・目的 三次元集積回路の微細化の要求に対応すべく、高アスペクトの微細TSVの作製に取り組んだ。最大の課題はボイドレスでCuを埋め込むことである。今回、Siエッチングを工夫することで埋め込み性を向上させた。 設計・構造 Cu埋め込み不良メカニズムシード膜が繋がっていないと霞流が届かず、電解めっきが成長しない 改善内容 従来のTSVエッチング形状 TSVエッチング形状改善 サムコ（株）と共同特許出願中（特願2017-065406）
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内蔵チップ電極形成技術詳細を見る
背景・目的 三次元半導体研究センター・福岡大学半導体実装研究所では部品内蔵基板技術をベースにICチップ、受動部品を配線形成と同時に銅めっき接続して内蔵する製造技術・基板構造(Device embedded module：DES)の研究開発・評価を行っている。ICチップを銅めっきによって接続するためには半導体工程を用いて電極表面が銅もしくは基板工程に耐食性のある電極に変える必要がある。従来のフォトリソ工程が必要となるCuポスト形成に変わるマスクレスで内蔵チップ電極を形成する技術（Laserbuffer metal：LBM)の研究開発結果を紹介する。 内蔵チップ電極形成 LMB特性
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フリップチップ実装の内部応力評価詳細を見る
三次元パッケージに適用される薄いLSIのフリップチップ実装など、PKGの薄型化により、PKG内部応力が信頼性、LSI特性に与える影響が懸念されている。三次元半導体研究センター及び福岡大学・半導体実装研究所では、様々な材料を用いた評価基板の作製、LSIの実装、TEGチップを用いたPKG内部応力の評価をトータルで行なっている。 TEGを用いた応力評価例 フリップチップ応力評価インタポーザ （有機コアバージョン） 基板構成： 1-2-1ビルドアップ基板 基板サイズ：30mm×30mm×t0.37mm 層構成・Layer1：ABF表面配線(Chip搭載面、測定端子）・Layer2：コア上面配線(THランド、Viaランド)・Layer3：コア下面配線(THランド、Viaランド)・Layer4：ABF裏面配線（測定端子）・SR1, SR2表裏ソルダーレジストパターン・TH：コア基板スルーホール・Via1 :Layer1レーザーVia・Via2: Layer4レーザーVia 端子表面処理：無電解Ni/Auめっき FC接続Padサイズ：Φ170um(SR開ロΦ120um) 測定端子サイズ：Φ1.5mm(SR開口Φ1.2mm) 測定端子数：108端子 搭載Chip:STAC-TEG 3×3 (9.0mm角） 評価構造例 応力測定結果例 インタポーザ構成材料により内部応力に大きな差があることが判る
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スルーホールフィリング詳細を見る
部品内蔵基板、半導体パッケージコア基板、パワーモジュール基板へのスルーホールフィリング技術 背景 スルーホールの低抵抗化 スタックビア時の工程削減 放熱性の向上 スルーホール内のCTEミスマッチ改善による信頼性の向上 TH径Φ200μm以下向け PPR電解めっきによるスルーホールフィリング PPR電解を用いたTHフィリング手法 PPR電解を用いたTHフィリング結果 TH径Φ200μm以上向け Cu凸構造を利用したスルーホールフィリング Cu突起を利用したTHフィリング手法 Φ200μm以上スルーホールフィリングデイジーチェーン構造サンプル作成結果
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極厚レジスト詳細を見る
TSV上のランド形成や銅厚基板、メタルマスク等への厚配線形成プロセスの初期評価を目的とする 評価用パターン詳細 課題点と今後の動き プロセス条件の確立の継続（レジスト剥離・シードエッチング等）（更に微細な配線・ポスト形状の条件出し） 配線の平坦化プロセス（CMP)への展開
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ランド形成プロセス詳細を見る
背景・目的 従来のTSVプロセスには、以下の課題がみられる TSVフィリングCuめっき面とPost端子間の密着力不足 TSV形成後にPostや再配線を形成すると、工程が複雑で高価 →VIAフィルCuめっきとPost形成を同時に行うプロセスの開発 プロセスポイント VIAフィルとランド形成を同時に行うことで、大幅な工程削減が可能 ドライフィルムの厚さを選択することで、ポスト高さをコントロール可能 Cuめっき後のCMPのプロセスコントロールが楽になる
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部品内蔵基板の内部応力評価詳細を見る
福岡大学共同開発 SIPOS-TEG EB03_CV1 部品内蔵基板の構造、及び構成材料により発生する、内蔵チップ内部の応力を評価する 評価TEGと基本製造条件を使った試作・評価が可能 応力評価TEGキャビティ内蔵基板仕様 基板構成：1-2-1ビルドアップ基板(コア内に部品内蔵) 層構成①Layer1 Viaランド、表層配線、測定端子②Layer2 キャビティ、内層配線、TH③Layer3 キャビティ、内層配線、TH④Layer4 裏面配線、測定端子、Viaランド⑤Via1 Layer1-Pad間 ⑥Via2 Layer1-Layer2間接続⑦Via3 Layer4-Chip裏面間接続⑧Via4 Layer4-部品端子間 ⑨TH Layer2-Layer3間接続⑩SR1 表面ソルダレジスト⑪SR2 裏面ソルダレジスト 塔載チップ・型名： STAC-0101JY(WALTS社製)・搭載チップサイズ：9.0mm×9.0mm×t0.2 mm(ベースチップを3×3で使用)・Padピッチ：120μm・Pad表面：Cuポスト(ポスト高:20μm , φ100μm) 基板サイズ・フレームサイズ：94mmx74mm・個片サイズ：27mmx27mm 評価構造例 コア基板上チップ搭載 コア基板キャビティ内蔵 Cuフレームコアキャビティ内蔵 応力測定結果例 基板構造、構成材料により内部応力に大きな差があることが判明
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ＣＭＰ均一研磨詳細を見る
背景・目的 CMP工程おいて銅の削れ方が面内で違う為に、銅を完全にとるまでにCMPをかけている時間が長くなってしまう 時間がかかることによって、銅がすでになくなっている箇所のディッシングが加速してしまう 先にSi面までCMPが完了している箇所は30分以上もかかり続けている CMPが長くかかってしまった箇所のTSVはSi面より2um以上Cu面が下がっていいる。CuCMPの均一研磨が必要である プロセスポイント インラインドレスドレスはCMPの研磨前に使用していたが、CMP研磨中にドレスをかけることによりパッドの状態を常に良好な状態でCMPを行うように変更インラインドレス使用時はスラリー滴下位置を最適位置に変更 ドレスレシピ改善によりパッド形状 研磨パッド溝形状の変更 プロセス改善後の比較 CMP条件改善前はウエハの外側がより多くCMPがかかってしまう傾向があったが、改善後は面内の状態が均一化された
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TSV側壁絶縁膜の電気特性詳細を見る
背景・目的 Via firstプロセスでTSVを形成する場合、側壁の絶縁膜は熱酸化を適用 Via lastプロセスでは先にデバイス面を形成して、さらにサポートガラスに接着剤を用いるため、絶縁膜には低温で成膜できるP-CVD膜を用いる 設計・構造 プロセスフロー TSV形成 ： ホトリソ⇒Siエッチング 絶縁膜形成 ： P-CVD シードメタル形成 ： Ti + Cu ドライフィルム貼付 ランド形成ホトリソ VIAフィルめっき ポスト上部平坦化 ： Cu CMP ドライフィルム剥離 膜種 TSV側壁最小膜厚 プロセス条件 サンプル1 熱酸化 0.5um 1000℃／Wet酸化／150min サンプル2 120℃レシピTEOS-CVD 0.5um 120℃／100Pa／RFパワー680W／5m30s サンプル3 120℃レシピTEOS-CVD 0.3um 120℃／100Pa／RFパワー680W／3m20s サンプル4 150℃レシピTEOS-CVD 0.5um 150℃／100Pa／RFパワー620W／5m30s サンプル5 150℃レシピTEOS-CVD 0.3um 150℃／100Pa／RFパワー620W／3m20s 測定法 プロセスポイント 電気特性（I-V測定）絶縁性は熱酸化膜には及ばないものの、リーク電流は数nAオーダー成膜温度による差は膜厚の変化による影響よりも小さい⇒低温成膜でありながら十分なステップカバレッジと絶縁特性を有する
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